1、為什么要重視電源噪聲問題
芯片內(nèi)部有成千上萬個晶體管，這些晶體管組成內(nèi)部的門電路、組合邏輯、寄存器、計 數(shù)器、延遲線、狀態(tài)機、以及其他邏輯功能。隨著芯片的集成度越來越高，內(nèi)部晶體管數(shù) 越來越大。芯片的外部引腳數(shù)有限，為一個晶體管提供單獨的供電引腳是不現(xiàn)實的。芯 片的外部電源引腳提供給內(nèi)部晶體管一個公共的供電節(jié)點， 因此內(nèi)部晶體管狀態(tài)的轉(zhuǎn)換必 然引起電源噪聲在芯片內(nèi)部的傳遞。
對內(nèi)部各個晶體管的操作通常由內(nèi)核時鐘或片內(nèi)外設(shè)時鐘同步， 但是由于內(nèi)部延時的 差別，各個晶體管的狀態(tài)轉(zhuǎn)換不可能是嚴格同步的，當某些晶體管已完成了狀態(tài)轉(zhuǎn)換，另 一些晶體管可能仍處于轉(zhuǎn)換過程中。 芯片內(nèi)部處于高電平的門電路會把電源噪聲傳遞到其 他門電路的輸入部分。如果接受電源噪聲的門電路此時處于電平轉(zhuǎn)換的不定態(tài)區(qū)域，那么電 源噪聲可能會被放大，并在門電路的輸出端產(chǎn)生矩形脈沖干擾，進而引起電路的邏輯錯誤。 芯片外部電源引腳處的噪聲通過內(nèi)部門電路的傳播，還可能會觸發(fā)內(nèi)部寄存器產(chǎn)生狀態(tài)轉(zhuǎn)換。
除了對芯片本身工作狀態(tài)產(chǎn)生影響外，電源噪聲還會對其他部分產(chǎn)生影響。比如電源噪 聲會影響晶振、PLL、DLL 的抖動特性，AD 轉(zhuǎn)換電路的轉(zhuǎn)換精度等。
由于最終產(chǎn)品工作溫度的變化以及生產(chǎn)過程中產(chǎn)生的不一致性，如果是由于電源系統(tǒng)產(chǎn) 生的問題，電路將非常難調(diào)試，因此最好在電路設(shè)計之初就遵循某種成熟的設(shè)計規(guī)則，使電 源系統(tǒng)更加穩(wěn)健。
2、電源系統(tǒng)噪聲余分析
絕大多數(shù)芯片都會給出一個正常工作的電壓范圍，這個值通常是±5%。例如：對于 3.3V 電壓，為滿足芯片正常工作，供電電壓在 3.13V 到 3.47V 之間，或 3.3V±165mV。對于 1.2V 電壓，為滿足芯片正常工作，供電電壓在 1.14V 到 1.26V 之間，或 1.2V±60mV。這些限 制可以在芯片 datasheet 中的 recommended operating conditions 部分查到。這些限制要考 慮兩個部分，第一是穩(wěn)壓芯片的直流輸出誤差，第二是電源噪聲的峰值幅度。老式的穩(wěn)壓芯 片的輸出電壓精度通常是±2.5%，因此電源噪聲的峰值幅度不應(yīng)超過±2.5%。當然隨著芯片 工藝的提高，現(xiàn)代的穩(wěn)壓芯片直流精度更高，可能會達到±1%以下，TI 公司的開關(guān)電源芯 片 TPS54310 精度可達±1%，線性穩(wěn)壓源 AMS1117 可達±0.2%。但是要記住，達到這樣 的精度是有條件的，包括負載情況，工作溫度等限制。因此可靠的設(shè)計還是以±2.5%這個值 更把握些。如果你能確保所用的芯片安裝到電路板上后能達到更高的穩(wěn)壓精度，那么你可以 為你的這款設(shè)計單獨進行噪聲余計算。本文著重電源部分設(shè)計的原理說明，電源噪聲余 將使用±2.5%這個值。
電源噪聲余計算非常簡單，方法如下：
比如芯片正常工作電壓范圍為 3.13V~3.47V 之間，穩(wěn)壓芯片標稱輸出 3.3V。安裝到 電路板上后，穩(wěn)壓芯片輸出 3.36V。那么容許電壓變化范圍為 3.47-3.36=0.11V=110mV。穩(wěn) 壓芯片輸出精度±1%，即±3.36*1%=±33.6 mV。電源噪聲余為 110-33.6=76.4 mV。
計算很簡單，但是要注意四個問題：
第一，穩(wěn)壓芯片輸出電壓能精確的定在 3.3V 么？外圍器件如電阻電容電感的參數(shù)也不 是精確的，這對穩(wěn)壓芯片的輸出電壓有影響，所以這里用了 3.36V 這個值。在安裝到電路板上之前，你不可能預(yù)測到準確的輸出電壓值。
第二， 工作環(huán)境是否符合穩(wěn)壓芯片手冊上的推薦環(huán)境？器件老化后參數(shù)還會和芯片手 冊上的一致么？
第三，負載情況怎樣？這對穩(wěn)壓芯片的輸出電壓也有影響。
第四，電源噪聲最終會影響到信號質(zhì)。而信號上的噪聲來源不僅僅是電源噪聲，反射 串擾等信號完整性問題也會在信號上疊加噪聲，不能把所有噪聲余都分配給電源系統(tǒng)。所 以，在設(shè)計電源噪聲余的時候要留有余地。
另一個重要問題是：不同電壓等級，對電源噪聲余要求不一樣，按±2.5%計算的話， 1.2V 電壓等級的噪聲余只有 30mV。這是一個很苛刻的限制，設(shè)計的時候要謹慎些。模 擬電路對電源的要求更高。電源噪聲影響時鐘系統(tǒng)，可能會引起時序匹配問題。因此必須重 視電源噪聲問題。
3、電源噪聲是如何產(chǎn)生的？
電源系統(tǒng)的噪聲來源有三個方面：
第一，穩(wěn)壓電源芯片本身的輸出并不是恒定的，會有一定的波紋。這是由穩(wěn)壓芯片自身 決定的，一旦選好了穩(wěn)壓電源芯片，對這部分噪聲我們只能接受，無法控制。
第二，穩(wěn)壓電源無法實時響應(yīng)負載對于電流需求的快速變化。穩(wěn)壓電源芯片通過感知其 輸出電壓的變化，調(diào)整其輸出電流，從而把輸出電壓調(diào)整到額定輸出值。多數(shù)常用的穩(wěn)壓源 調(diào)整電壓的時間在 ms~us 級。因此，對于負載電流變化頻率在直流到幾百 KHz 之間時，穩(wěn) 壓源可以很好的做出調(diào)整，保持輸出電壓的穩(wěn)定。當負載瞬態(tài)電流變化頻率超出這一范圍時， 穩(wěn)壓源的電壓輸出會出現(xiàn)跌落，從而產(chǎn)生電源噪聲?，F(xiàn)在，微處理器的內(nèi)核及外設(shè)的時鐘頻 率已超過了 600 MHz，內(nèi)部晶體管電平轉(zhuǎn)換時間下降到 800 ps 以下。這要求電源分配系 統(tǒng)必須在直流到 1GHz 范圍內(nèi)都能快速響應(yīng)負載電流的變化， 但現(xiàn)有穩(wěn)壓電源芯片不可能 滿足這一苛刻要求。我們只能用其他方法補償穩(wěn)壓源這一不足，這涉及到后面要講的電源去 耦。
第三，負載瞬態(tài)電流在電源路徑阻抗和地路徑阻抗上產(chǎn)生的壓降。PCB 板上任何電氣 路徑不可避免的會存在阻抗，不論是完整的電源平面還是電源引線。對于多層板，通常提供 一個完整的電源平面和地平面，穩(wěn)壓電源輸出首先接入電源平面，供電電流流電源平面， 到達負載電源引腳。地路徑和電源路徑類似，只不過電流路徑變成了地平面。完整平面的阻 抗很低，但確實存在。如果不使用平面而使用引線，那么路徑上的阻抗會更高。另外，引腳 及焊盤本身也會有寄生電感存在，瞬態(tài)電流流此路徑必然產(chǎn)生壓降，因此負載芯片電源引 腳處的電壓會隨著瞬態(tài)電流的變化而波動，這就是阻抗產(chǎn)生的電源噪聲。在電源路徑表現(xiàn)為 負載芯片電源引腳處的電壓軌道塌陷， 在地路徑表現(xiàn)為負載芯片地引腳處的電位和參考地 電位不同 （注意，這和地彈不同，地彈是指芯片內(nèi)部參考地電位相對于板級參考地電位的 跳變）
4、電容退耦的兩種解釋
采用電容退耦是解決電源噪聲問題的主要方法。這種方法對提高瞬態(tài)電流的響應(yīng)速度， 降低電源分配系統(tǒng)的阻抗都非常有效。
對于電容退耦， 很多資料中都有涉及， 但是闡述的角度不同。 有些是從局部電荷存 儲 （即儲能）的角度來說明，有些是從電源分配系統(tǒng)的阻抗的角度來說明，還有些資料的說明更為混亂，一會提儲能，一會提阻抗，因此很多人在看資料的時候感到有些迷惑。其實， 這兩種提法，本質(zhì)上是相同的，只不過看待問題的視角不同而已。為了讓大家有個清楚的認 識，本文分別介紹一下這兩種解釋。
4.1 從儲能的角度來說明電容退耦原理。
在制作電路板時， 通常會在負載芯片周圍放置很多電容， 這些電容就起到電源退耦作 用。其原理可用圖 1 說明。
當負載電流不變時，其電流由穩(wěn)壓電源部分提供，即圖中的 I0，方向如圖所示。此時 電容兩端電壓與負載兩端電壓一致，電流 Ic 為 0，電容兩端存儲相當數(shù)的電荷，其電荷 數(shù)和電容有關(guān)（C=Q/U）。當負載瞬態(tài)電流發(fā)生變化時，由于負載芯片內(nèi)部晶體管電平 轉(zhuǎn)換速度極快，必須在極短的時間內(nèi)為負載芯片提供足夠的電流。 但是穩(wěn)壓電源無法很快 響應(yīng)負載電流的變化，因此，電流 I0不會馬上滿足負載瞬態(tài)電流要求，因此負載芯片電壓 會降低。但是由于電容電壓與負載電壓相同，因此電容兩端存在電壓變化。對于電容來說電 壓變化必然產(chǎn)生電流，此時電容對負載放電，電流 Ic 不再為 0，為負載芯片提供電流。根 據(jù)電容等式：
只要電容 C 足夠大，只需很小的電壓變化，電容就可以提供足夠大的電流，滿足負 載瞬態(tài)電流的要求。這樣就保證了負載芯片電壓的變化在容許的范圍內(nèi)。這里，相當于電容 預(yù)先存儲了一部分電能，在負載需要的時候釋放出來，即電容是儲能元件。儲能電容的存在 使負載消耗的能得到快速補充，因此保證了負載兩端電壓不至于有太大變化，此時電容擔 負的是局部電源的角色。
從儲能的角度來理解電源退耦，非常直觀易懂，但是對電路設(shè)計幫助不大。從阻抗的角 度理解電容退耦，能讓我們設(shè)計電路時有章可循。實際上，在決定電源分配系統(tǒng)的去耦電容 的時候，用的就是阻抗的概念。
4.2 從阻抗的角度來理解退耦原理。
將圖 1 中的負載芯片拿掉，如圖 2 所示。從 AB 兩點向左看過去，穩(wěn)壓電源以及電容退耦系統(tǒng)一起，可以看成一個復(fù)合的電源系統(tǒng)。這個電源系統(tǒng)的特點是：不論 AB 兩點間 負載瞬態(tài)電流如何變化，都能保證 AB 兩點間的電壓保持基本穩(wěn)定，即 AB 兩點間電壓變 化很小。
我們可以用一個等效電源模型表示上面這個復(fù)合的電源系統(tǒng)，如圖 3
對于這個電路可寫出如下等式：
我們的最終設(shè)計目標是，不論 AB 兩點間負載瞬態(tài)電流如何變化，都要保持 AB 兩點 間電壓變化范圍很小，根據(jù)公式 2，這個要求等效于電源系統(tǒng)的阻抗 Z 要足夠低。在圖 2 中，我們是通過去耦電容來達到這一要求的，因此從等效的角度出發(fā)，可以說去耦電容降低 了電源系統(tǒng)的阻抗。另一方面，從電路原理的角度來說，可得到同樣結(jié)論。電容對于交流信 號呈現(xiàn)低阻抗特性，因此加入電容，實際上也確實降低了電源系統(tǒng)的交流阻抗（1/jwc）。
從阻抗的角度理解電容退耦，可以給我們設(shè)計電源分配系統(tǒng)帶來極大的方便。實際上， 電源分配系統(tǒng)設(shè)計的最根本的原則就是使阻抗最小。 最有效的設(shè)計方法就是在這個原則指 導(dǎo)下產(chǎn)生的。
5、實際電容的特性
正確使用電容進行電源退耦，必須了解實際電容的頻率特性。理想電容器在實際中是不存在的，這就是為什么常聽到“電容不僅僅是電容”的原因。
實際的電容器總會存在一些寄生參數(shù)，這些寄生參數(shù)在低頻時表現(xiàn)不明顯，但是高頻情 況下，其重要性可能會超過容值本身。圖 4 是實際電容器的 SPICE 模型，圖中，ESR 代表 等效串聯(lián)電阻，ESL 代表等效串聯(lián)電感或寄生電感，C 為理想電容。
等效串聯(lián)電感（寄生電感）無法消除，只要存在引線，就會有寄生電感。這從磁場能 變化的角度可以很容易理解，電流發(fā)生變化時，磁場能發(fā)生變化，但是不可能發(fā)生能躍 變，表現(xiàn)出電感特性。寄生電感會延緩電容電流的變化，電感越大，電容充放電阻抗就越大， 反應(yīng)時間就越長。等效串聯(lián)電阻也不可消除的，很簡單，因為制作電容的材料不是超導(dǎo)體。 討論實際電容特性之前，首先介紹諧振的概念。對于圖 4 的電容模型，其復(fù)阻抗為：
當頻率很低時，2πf ESL < 1/ 2πfC，整個電容器表現(xiàn)為電容性，
當頻率很高時，2πf ESL > 1/ 2πfC，電容器此時表現(xiàn)為電感性，因此“高頻時電容不再 是電容” ，而呈現(xiàn)為電感。當
此時容性阻抗矢與感性阻抗之差為 0，電容的總阻抗最小，表現(xiàn)為純電阻特性。該頻 率點就是電容的自諧振頻率。自諧振頻率點是區(qū)分電容是容性還是感性的分界點， 高于諧 振頻率時， “電容不再是電容” ， 因此退耦作用將下降。因此，實際電容器都有一定的 工作頻率范圍，只有在其工作頻率范圍內(nèi)，電容才具有很好的退耦作用，使用電容進行電源 退耦時要特別關(guān)注這一點。寄生電感（等效串聯(lián)電感）是電容器在高于自諧振頻率點之后退 耦功能被消弱的根本原因。圖 5 顯示了一個實際的 0805 封裝 0.1uF 陶瓷電容，其阻抗隨 頻率變化的曲線。
電容的自諧振頻率值和它的電容值及等效串聯(lián)電感值有關(guān)，使用時可查看器件手冊，了 解該項參數(shù)，確定電容的有效頻率范圍。下面列出了 AVX 生產(chǎn)的陶瓷電容不同封裝的各項 參數(shù)值。
電容的等效串聯(lián)電感和生產(chǎn)工藝和封裝尺寸有關(guān)，同一個廠家的同種封裝尺寸的電容， 其等效串聯(lián)電感基本相同。通常小封裝的電容等效串聯(lián)電感更低，寬體封裝的電容比窄體封 裝的電容有更低的等效串聯(lián)電感。
既然電容可以看成 RLC 串聯(lián)電路，因此也會存在品質(zhì)因數(shù)，即 Q 值，這也是在使用電 容時的一個重要參數(shù)。
電路在諧振時容抗等于感抗，所以電容和電感上兩端的電壓有效值必然相等，電容上的 電壓有效值 UC=I*1/ωC=U/ωCR=QU，品質(zhì)因數(shù) Q=1/ωCR，這里 I 是電路的總電流。電感 上的電壓有效值 UL=ωL*I=ωL*U/R=QU， 品質(zhì)因數(shù) Q=ωL/R。 因為： UC=UL 所以 Q=1/ω CR=ωL/R。電容上的電壓與外加信號電壓 U 之比 UC/U=（I*1/ωC）/RI=1/ωCR=Q。電感上 的電壓與外加信號電壓 U 之比 UL/U=ωLI/RI=ωL/R=Q。從上面分析可見，電路的品質(zhì)因數(shù) 越高，電感或電容上的電壓比外加電壓越高。
Q 值影響電路的頻率選擇性。當電路處于諧振頻率時，有最大的電流，偏離諧振頻率時 總電流小。我們用 I/I0 表示通過電路的電流與諧振電路中電流的比值，即相對變化率。 ω/ω0 表示頻率偏離諧振頻率程度。圖 6 顯示了 I/I0 與ω/ω0關(guān)系曲線。這里有三條曲線， 對應(yīng)三個不同的 Q 值，其中有 Q1>Q2>Q3。從圖中可看出當外加信號頻率 ω 偏離電路的 諧振頻率 ω0 時，I/I0 均小于 1。Q 值越高在一定的頻偏下電流下降得越快，其諧振曲線 越尖銳。也就是說電路的選擇性是由電路的品質(zhì)因素 Q 所決定的，Q 值越高選擇性越好。 在電路板上會放置一些大的電容，通常是坦電容或電解電容。這類電容有很低的 ESL，但是 ESR 很高，因此 Q 值很低，具有很寬的有效頻率范圍，非常適合板級電源濾波。
6、電容的安裝諧振頻率
上一節(jié)介紹的是電容自身的參數(shù)， 當電容安裝到電路板上后， 還會引入額外的寄生參 數(shù)，從而引起諧振頻率的偏移。充分理解電容的自諧振頻率和安裝諧振頻率非常重要，在計 算系統(tǒng)參數(shù)時，實際使用的是安裝諧振頻率，而不是自諧振頻率，因為我們關(guān)注的是電容安 裝到電路板上之后的表現(xiàn)。
電容在電路板上的安裝通常包括一小段從焊盤拉出的引出線，兩個或更多的過孔。我們 知道，不論引線還是過孔都存在寄生電感。寄生電感是我們主要關(guān)注的重要參數(shù)，因為它對 電容的特性影響最大。電容安裝后，可以對其周圍一小片區(qū)域有效去耦，這涉及到去耦半徑 問題，本文后面還要詳細講述?，F(xiàn)在我們考察這樣一種情況，電容要對距離它 2 厘米處的 一點去耦，這時寄生電感包括哪幾部分。首先，電容自身存在寄生電感。從電容到達需要去 耦區(qū)域的路徑上包括焊盤、一小段引出線、過孔、2 厘米長的電源及地平面，這幾個部分都 存在寄生電感。相比較而言，過孔的寄生電感較大?？梢杂霉浇朴嬎阋粋€過孔的寄生電 感有多大。 公式為
其中：L 是過孔的寄生電感，單位是 nH。h 為過孔的長度，和板厚有關(guān)，單位是英寸。 d 為過孔的直徑，單位是英寸。下面就計算一個常見的過孔的寄生電感，看看有多大，以便 有一個感性認識。設(shè)過孔的長度為 63mil（對應(yīng)電路板的厚度 1.6 毫米，這一厚度的電路板 很常見） ，過孔直徑 8mil，根據(jù)上面公式得：
這一寄生電感比很多小封裝電容自身的寄生電感要大， 必須考慮它的影響。 過孔的直 徑越大，寄生電感越小。過孔長度越長，電感越大。下面我們就以一個 0805 封裝 0.01uF 電容為例，計算安裝前后諧振頻率的變化。 參數(shù)如下： 容值： C=0.01uF。 電容自身等效 串聯(lián)電感： ESL=0.6 nH。安裝后增加的寄生電感：Lmount=1.5nH。
電容的自諧振頻率：
安裝后的總寄生電感：0.6+1.5=2.1nH。注意，實際上安裝一個電容至少要兩個過孔，寄 生電感是串聯(lián)的，如果只用兩個過孔，則過孔引入的寄生電感就有 3nH。但是在電容的 一端都并聯(lián)幾個過孔，可以有效小總的寄生電感，這和安裝方法有關(guān)。
安裝后的諧振頻率為：
可見，安裝后電容的諧振頻率發(fā)生了很大的偏移，使得小電容的高頻去耦特性被消弱。 在進行電路參數(shù)設(shè)計時，應(yīng)以這個安裝后的諧振頻率計算，因為這才是電容在電路板上的實 際表現(xiàn)。
安裝電感對電容的去耦特性產(chǎn)生很大影響，應(yīng)盡小。實際上，如何最大程度的小 安裝后的寄生電感，是一個非常重要的問題，本文后面還要專門討論。
7、局部去耦設(shè)計方法
我們從一個典型邏輯電路入手，討論局部退耦設(shè)計方法。圖 7 是典型的非門（NOT GATE） 電路。當輸入（Input）低電平時，Q1 打開，拉低 Q2 的基極，因此 Q4 的基極被拉低， Q3 打開，輸出（Output）高電平。
實際電路設(shè)計中，器件之間相互連接構(gòu)成完整系統(tǒng)，因此器件之間必然存在相互影響。 作為例子，我們級聯(lián)兩個非門，如圖 8 所示，看看兩個器件之間怎樣相互影響。理想的情 況應(yīng)該是：第一個非門輸入邏輯低電平（邏輯 0） ，其輸出為高電平，第二個非門輸入為 第一個的輸出，也為高電平，因此第二個非門輸出低電平。
為保證邏輯電路能正常工作，表征電路邏輯狀態(tài)的電平值必須落在一定范圍內(nèi)。比如對 于 3.3V 邏輯，高電平大于 2V 為邏輯 1，低電平小于 0.8V 為邏輯 0。當邏輯門電路的輸 入電平處于上述范圍內(nèi)時，電路能保證對輸入邏輯狀態(tài)的正確判斷。當電平值處于 0.8V 到 2V 之間時，則不能保證對輸入邏輯狀態(tài)的正確判斷，對于本例的非門來說，其輸出可能是 邏輯 0，也可能是邏輯 1，或者處于不定態(tài)。因此輸入電平超出規(guī)定范圍時，可能發(fā)生邏輯 錯誤。
邏輯電路在設(shè)計時采用了很多技術(shù)來保證器件本身不會發(fā)生這樣的錯誤。但是，當器件 安裝到電路板上，板級系統(tǒng)的其他因素仍可能導(dǎo)致類似錯誤的發(fā)生。圖 8 中級聯(lián)的兩個非 門共用電源端 Vcc 和接地端 GND。Vcc 到個非門供電引腳間都會存在寄生電感，個非 門的地引腳到 GND 之間也同樣存在寄生電感。 在實際板級電路中設(shè)計中， 寄生電感不可 避免，電源平面、地平面、過孔、焊盤、連接焊盤的引出線都會引入額外的寄生電感。圖 8 已畫出了電源端和地端的寄生電感。當?shù)谝粋€非門輸入高電平，其輸出低電平。此時將會 形成圖中虛線所示的電流通路，第一個非門接地處寄生電感上的電壓為：
V=L*di/dt
這里 i 為邏輯轉(zhuǎn)換過程形成的瞬態(tài)電流。如果電路轉(zhuǎn)換過程非?？欤ǜ咚倨骷?nèi)部晶 體管轉(zhuǎn)換時間已降到了皮秒級） ，di/dt 將是個很大的值，即使很小的寄生電感 L 也會 在電感兩端感應(yīng)出很大的電壓 V。對于一些大規(guī)模邏輯芯片，接地引腳是內(nèi)部非常多的晶 體管共用的，這些晶體管同時開關(guān)的話，將產(chǎn)生很大的瞬態(tài)電流，再加上極快的轉(zhuǎn)換時間， 寄生電感上的感應(yīng)電壓更大。此時第一個非門的輸出信號電平為：非門本身低電平電壓+寄 生電感上的電壓。如果這一值接近 2V，可能會被第二個非門判斷為邏輯 1，從而發(fā)生邏輯 錯誤。
寄生電感可能引起電路邏輯錯誤，那么如何解決這一問題？
圖 9 展示了一種解決方法。把電容緊鄰器件放置，跨接在電源引腳和地引腳之間。正 常時，電容充電，存儲一部分電荷。當非門發(fā)生翻轉(zhuǎn)瞬間，電容放電，形成瞬間的浪涌電流， 方向如圖 9 中虛線所示。這樣電路轉(zhuǎn)換所需的瞬態(tài)電流不必再由 VCC 提供，電容相當于局 部小電源。因此電源端和地端的寄生電感被旁路掉了，寄生電感在這一瞬間沒有電流流過， 因而也不存在感應(yīng)電壓，這就保證了第一個非門輸出信號的邏輯電平值的正確性。
所需電容可能不是一個，通常是兩個或多個電容并聯(lián)放置，小電容本身的串聯(lián)電 感，進而小電容充放電回路的阻抗。電容的擺放、安裝距離、安裝方法、電容選擇等 問題，本文后面會詳細介紹。
很多芯片制造商在參考設(shè)計中給出的都是這種局部去耦方式， 但并不是說這種方 式就是最優(yōu)的。芯片商關(guān)心的是如何提高他所提供的特定器件的性能，也就是說，著眼 點在器件本身，并沒有從整個電路系統(tǒng)的角度來處理電源去耦的問題。有時你會發(fā)現(xiàn)， 對一個的電源和地引腳都單獨去耦是不現(xiàn)實的，可能是空間限制，放不下如此多的電容，也可能是成本限制。因此對于板級集成的工程師來說，除了要熟悉局部去耦的方法 外，還要深入研究如何從整個電源分配系統(tǒng)的角度進行電源去耦設(shè)計。
